AI赋能，生态聚力：2026 AEC成都站圆满收官

发布时间2026-08-24

8月19日，安路科技 2026 AEC FPGA 技术峰会成都站圆满举行，数百位技术专家、企业代表与行业精英集聚一堂，围绕FPGA前沿技术与产业应用展开讨论。从AI Agent驱动的教育革新，到校企协同的大容量FPGA设计方法学突破，成都站集中展示了安路科技在生态建设上的前瞻性布局与进展。

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产教融合：AI Agent × FPGA 人才培养新范式

FPGA 工程人才培养长期面临链路长、门槛高、教学与产业脱节的挑战，安路科技以大学计划为切入点，与 IC Coder 达成官方合作，共同探索AI Agent驱动FPGA人才培养与工程实践的新路径。

峰会现场，IC Coder 创始人蔡杰涛展示了基于安路EG4、DR1开发板的AI辅助开发实践——通过AI Agent实现架构与 RTL 同步推进、TestBench 自动构建、代码/日志/波形联合 Debug，让工程训练过程可解释、结果可验证、资产可复用，这一探索为高校教学与企业培训、国产 FPGA 人才培养提供了一条可落地路径。

校企协同：以安路工具平台为底座，赋能大容量 FPGA高效开发

西南交通大学集成电路学院副院长邸志雄教授，带来了《大容量高密度FPGA高效开发挑战与应对》主题分享，展示了基于安路科技自主EDA工具TD（TangDynasty）平台的前沿研究成果。

邸志雄团队围绕大容量FPGA开发中的两大核心瓶颈：设计划分质量与后端调优效率展开了深入研究。在设计划分环节，团队在传统算法基础上引入时序驱动与约束感知机制，使划分结果在满足资源约束的同时具备更优的时序质量；在后端调优环节，团队构建了基于大语言模型的后端调优智能体，形成“设计分析—策略生成—实验调度—合法性检查—经验沉淀”的闭环优化体系。

研究均基于安路TD工具平台开展，对于客户而言，这意味着在面对复杂设计时，能够借助更智能的划分算法与自动化调优能力，有效缩短编译迭代周期、降低人工调参试错成本，将更多精力聚焦于产品创新本身。